平成27年度秋期 システムアーキテクト 午前Ⅰ 問7

PLL・分周比・周波数精度

クロック経路の読み取り、周波数の単位換算、許容誤差の扱いを準備しよう。

この問題で問われていること

ブロック図の接続と倍率の表記を読み取り、各経路の周波数計算と誤差の確認をどう進めるか調べよう。

PLL・分周比・周波数精度

ブロック図の接続と倍率の表記を読み取り、各経路の周波数計算と誤差の確認をどう進めるか調べよう。

確認ポイント

• PLLの倍率と分周比は、周波数の計算式にそれぞれどう反映されるか？
• 図で発振器からCPUとSIOまでの経路をたどると、それぞれどのブロックを通るか？
• MHzとkHzを同じ単位にそろえるには、どのように換算するか？ 目標周波数に対する誤差率はどう計算するか？ ±5%という条件を、許容される周波数の上下限でどう表せるか？

正解

エ

解説

添付の公式解答PDFの問7には「エ」と記載されている。添付のブロック図では，PLL1の出力がPLL2と分周器へ分岐しているので，分周器の入力は15 MHz×8＝120 MHzです。CPUには，さらにPLL2で2逓倍した240 MHzが供給される。SIOの許容周波数は115 kHz×0.95～115 kHz×1.05，すなわち109.25～120.75 kHzです。120 MHzを2¹⁰で割った117.1875 kHzはこの範囲に収まる。

添付の公式解答PDFの問7には「エ」と記載されている。添付のブロック図では，PLL1の出力がPLL2と分周器へ分岐しているので，分周器の入力は15 MHz×8＝120 MHzです。CPUには，さらにPLL2で2逓倍した240 MHzが供給される。SIOの許容周波数は115 kHz×0.95～115 kHz×1.05，すなわち109.25～120.75 kHzです。120 MHzを2¹⁰で割った117.1875 kHzはこの範囲に収まる。

選択肢ア

分周器への入力は15 MHz×8＝120 MHzである。120 MHz÷16＝7.5 MHzとなり，115 kHzの±5%の範囲を外れるので誤り。

選択肢イ

120 MHz÷64＝1.875 MHzとなり，115 kHzの±5%の範囲を外れるので誤り。

選択肢ウ

120 MHz÷256＝468.75 kHzとなり，115 kHzの±5%の範囲を外れるので誤り。

選択肢エ（正解）

120 MHz÷1024＝117.1875 kHzとなる。115 kHzに対する誤差は約＋1.90%で，±5%以内に収まる。公式解答の問7もエである。

学習のポイント

ブロック図の接続と倍率の表記を読み取り、各経路の周波数計算と誤差の確認をどう進めるか調べよう。